A Stacked Class-F Power Amplifier in

110nm Standard CMOS

o 고재용, 김기현, 임영준, 최준혁, 남상욱

서울대학교 전기공학부 뉴미디어통신공동연구소

sciencedo@ael.snu.ac.kr

Ⅰ. 서론

근래 고속의 데이터 전송으로 OFDM 등과 같은 PAPR 이 큰 변조 방식의 사용으로 인해 고효율 그리고 고출력의 선형 전력증폭기 구현에 관한 연구가 활발히 진행 중이다. 특히 높은 어깨전압(Vknee)과 낮은 항복전압의 특성을 가지고 있는 CMOS 공정의 경우에는 구현에 어려움을 겪고 있다.

본 논문은 이러한 문제를 극복하기 위한 방법으로 110nm Standard CMOS 공정을 이용한 Stacked구조의 F급 전력증폭기를 제안하는 논문이다.

Ⅱ. 본론

보통 고출력 전력증폭기 설계의 경우 트랜지스터의 사이즈를 늘려 드레인 전류를 증가시키는 방법도 있긴 하나, 높은 입출력의 임피던스 변환비로 인하여 출력 매칭 네트워크에 전력 손실이 있다. 본 논문의 경우, 트랜지스터를 쌓아올리는 stacked 구조를 이용하여 입출력 매칭네트워크에서의 손실을 줄이고 전압과 전력 이득을 높였다[1].

더불어, 전력증폭기의 효율을 증가시키기 위하여 게이트 바이어스는 문턱전압에 가깝게 위치해 반파전류를 만들었고, 출력 매칭네트워크를 off-chip으로 구성하여 3차 odd harmonic은 open으로 2차 even harmonic은 비교적 short 지점으로 가져가 전압파형을 구형파처럼 가져가는 F급 전력 증폭기를 설계하였다.

그림 1. Stacked 구조의 F급 전력증폭기

Ⅲ. 시뮬레이션 결과

그림 2. 시뮬레이션 결과

그림 2는 중심주파수가 2 GHz에서 입력에 Continuous wave를 입력했을 때의 결과이다. 최대 전력과 PAE는 30 dBm과 62%를 보여주고 있다. Drain efficiency의 경우에는 최대 69% 이며, P1dB 같은 경우 28 dBm 이 된다.

Ⅳ. 결론

본 논문에서는 휴대 단말기용을 목표로 고효율, 고출력 전력증폭기의 설계 및 결과에 대해 다루었다. 드레인의 공급전압이 단말기용 배터리의 정격전압보다 높지만 고효율의 DC-DC up converter를 이용함을 고려한다면, 제안한 구조가 충분히 단말기용으로도 사용 가능성이 있다.

ACKNOWLEDGEMENT

“이 논문은 2011년도 동부 하이텍의 지원을 받아 수행된 기초연구사업임.”

참고문헌

[1] Peter M. Asbeck et al, “A Watt-Level Stacked-FET Linear Power Amplifier in Silicon-on-Insulator CMOS," IEEE Trans. Micorw. Theory Tech., vol. 58, no. 1, Jan. 2010.